Topic outline

• Fiche de Contact

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  LATRECHE Abdelkrim

  Téléphone : +213 0796665245 

  Email : abdelkrim.latreche@univ-saida.dz

  Département : Informatique 

  Faculté : Des sciences 

  Université : Dr Tahar Moulay Saida Algérie

  Module : Architecture des ordinateurs 2

  Niveau : Deuxième année Ingénieur (ING2)

  Semestre : 3

  Coefficient : 4

  Crédit : 4

  Volume horaire : 4H30/semaine. 

  Mode d’évaluation : Examen (60%), contrôle continu (40%)

  
  

  • Select activity Annonces

    

    Annonces Forum

    Cette partie permet aux participants de recevoir des annonces. Les étudiants sont invités à consulter cette section régulièrement pour de nouvelles annonces et de nouvelles mises à jour.

    Un test d'évaluation est programmé le Jeudi 26/12/2024 à 11h00

    La consultation est programmé le Mercredi 22/01/2025 à 12h00

  • Select activity Test d'évaluation

    

    Test d'évaluation Quiz

    Opened: Thursday, 26 December 2024, 11:00 AM

    Closed: Thursday, 26 December 2024, 11:50 AM

• Avant cours
  • Select activity Plan du cours

    

    Plan du cours Page
  • Select activity Objectif du cours

    

    Objectif du cours Page
  • Select activity Connaissances préalables recommandées

    

    Connaissances préalables recommandées Page
  • Select activity Test de prérequis

    

    Test de prérequis Quiz

    Opened: Tuesday, 1 October 2024, 9:30 PM

    Closed: Tuesday, 15 October 2024, 9:30 PM

• Références

  
  

  
  

  • Select activity Références

    

    Références Page

• Cours 1 : Les mémoires
  • Select activity Introduction sur les mémoires

    

    Introduction sur les mémoires Page
  • Select activity Organisation de la mémoire centrale

    

    Organisation de la mémoire centrale Page

• Cours 2 : Les mémoires (Suite)
  • Select activity Conception des Mémoires Centrales

    

    Conception des Mémoires Centrales Page
  • Select activity Architecture des mémoires centrales

    

    Architecture des mémoires centrales Page

• Cours 3 : Les mémoires (Suite)
  • Select activity Technologie des mémoires à semi-conducteurs

    

    Technologie des mémoires à semi-conducteurs Page
  • Select activity Fiche TD N° 1

    

    Fiche TD N° 1 File
  • Select activity Devoir N° 1

    

    Devoir N° 1 Assignment

    Opened: Tuesday, 15 October 2024, 12:00 AM

    Due: Friday, 15 November 2024, 1:00 AM

• Cours 4 : Les mémoires (Suite)
  • Select activity Les mémoires à accès séquentiel (FIFO)

    

    Les mémoires à accès séquentiel (FIFO) Page
  • Select activity Les mémoires à accès séquentiel (LIFO)

    

    Les mémoires à accès séquentiel (LIFO) Page

• Cours 5 : Les mémoires (Suite)
  • Select activity Les mémoires associatives

    

    Les mémoires associatives Page
  • Select activity Les opérations sur les mémoires associatives

    

    Les opérations sur les mémoires associatives Page
  • Select activity Applications des mémoires associatives

    

    Applications des mémoires associatives Page

• Cours 5 : Les mémoires (Suite)
  • Select activity Les mémoires cache

    

    Les mémoires cache Page
  • Select activity Principe des mémoire cache

    

    Principe des mémoire cache Page
  • Select activity Principe de localité

    

    Principe de localité Page
  • Select activity Structure du système cache/mémoire principale

    

    Structure du système cache/mémoire principale Page
  • Select activity Caches de données et caches d’instructions

    

    Caches de données et caches d’instructions Page
  • Select activity Fiche TD N° 2

    

    Fiche TD N° 2 File

• Cours 6 : Les mémoires (Suite)
  • Select activity Méthodes d’accès aux caches

    

    Méthodes d’accès aux caches Page
  • Select activity Remplacement d’une ligne en cache

    

    Remplacement d’une ligne en cache Page
  • Select activity Ecriture en mémoire cache

    

    Ecriture en mémoire cache Page
  • Select activity Performance d'une mémoire cache

    

    Performance d'une mémoire cache Page
  • Select activity Fiche TD N°3

    

    Fiche TD N°3 File
  • Select activity Devoir N° 2

    

    Devoir N° 2 Assignment

    Opened: Friday, 15 November 2024, 1:00 AM

    Due: Saturday, 30 November 2024, 1:00 AM

• Cours 7 : Organes lies à une opération d’entrée/sortie
  • Select activity Introduction

    

    Introduction Page
  • Select activity Le Périphérique

    

    Le Périphérique Page
  • Select activity Le Bus

    

    Le Bus Page
  • Select activity Le Contrôleur

    

    Le Contrôleur Page
  • Select activity Fiche TD N°4

    

    Fiche TD N°4 File

• Cours 8 : les modes d’entrée/sorties
  • Select activity 3.1 Introduction

    

    3.1 Introduction Page
  • Select activity 3.2 Types d’Entrées/Sorties 

    

    3.2 Types d’Entrées/Sorties  Page
  • Select activity 3.3 Le mode programmé

    

    3.3 Le mode programmé Page

• Cours 9 : les modes d’entrée/sorties (Suite)
  • Select activity 3.4. L’Accès Direct Mémoire DMA (Direct Memory Access)

    

    3.4. L’Accès Direct Mémoire DMA (Direct Memory Access) Page
  • Select activity 3.4.2 Architecture d’un contrôleur DMA

    

    3.4.2 Architecture d’un contrôleur DMA Page
  • Select activity 3.4.3 Organisation interne d’un DMAC

    

    3.4.3 Organisation interne d’un DMAC Page
  • Select activity 3.4.4 Processus de réalisation d’un transfert DMA

    

    3.4.4 Processus de réalisation d’un transfert DMA Page
  • Select activity 3.4.5 Dialogue avec l’UC et le contrôleur

    

    3.4.5 Dialogue avec l’UC et le contrôleur Page
  • Select activity 3.4.6 Les modes de transfert

    

    3.4.6 Les modes de transfert Page
  • Select activity 3.4.7 Instructions d’E/S

    

    3.4.7 Instructions d’E/S Page
  • Select activity 3.4.8 Accès à la mémoire centrale

    

    3.4.8 Accès à la mémoire centrale Page
  • Select activity Fiche TD N°5

    

    Fiche TD N°5 File
  • Select activity Devoir N° 3

    

    Devoir N° 3 Assignment

    Opened: Wednesday, 20 November 2024, 1:00 AM

    Due: Sunday, 15 December 2024, 1:00 AM

    Chaque étudiant doit donner la réponse des exercices 2 et 5 de la fiche de TD N° 4  et qui doit être rendu avant le 15/12/2024.

• Cours 10 : Les systèmes d’interruption
  • Select activity 4.1 Introduction

    

    4.1 Introduction Page
  • Select activity 4.2 Définition de l’interruption

    

    4.2 Définition de l’interruption Page
  • Select activity 4.3 Déroulement d’une routine d’interruption

    

    4.3 Déroulement d’une routine d’interruption Page
  • Select activity 4.4 Différentes causes d’interruption

    

    4.4 Différentes causes d’interruption Page
  • Select activity 4.5. Détection et prise en compte d’une interruption dans un système simple

    

    4.5. Détection et prise en compte d’une interruption dans un système simple Page

• Cours 11 : Les systèmes d’interruption (suite)
  • Select activity 4.6. Les systèmes hiérarchisés d’interruptions

    

    4.6. Les systèmes hiérarchisés d’interruptions Page
  • Select activity 4.7. Système des interruptions du 8086

    

    4.7. Système des interruptions du 8086 Page
  • Select activity TD N°6

    

    TD N°6 File

• Cours 12 : Le séquenceur
  • Select activity 5.1 Introduction

    

    5.1 Introduction Page
  • Select activity 5.2 Le séquenceur câblé

    

    5.2 Le séquenceur câblé Page
  • Select activity 5.3 Le séquenceur microprogrammé

    

    5.3 Le séquenceur microprogrammé Page
  • Select activity Fiche TD N°7

    

    Fiche TD N°7 File